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Conectores
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Expansión - Borde de Placa 44
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| Pin | Señal | Tipo | Descripción |
| 01 | GND | Alimentación | |
| 02 | GND | Alimentación | |
| 03 | 5v DC | Alimentación | Máximo 450mA |
| 04 | -ROMH | Salida | Dependiendo del estado de -GAME y -EXROM esta línea baja durante el acceso al espacio de direccionamiento comprendido por $A000-$BFFF respectivamente $E000-$FFFF. |
| 05 | 5v DC | Alimentación | Máximo 450mA |
| 06 | -RESET | Entrada | Si esta línea es llevada a un nivel bajo, todos los integrados serán reinicializados. El contador de programa de la CPU será cargado con el vector de reset $FFFC y $FFFD (normalmente $FCE2). |
| 07 | -IRQ | Entrada | Señal de interrupción del procesador |
| 08 | -NMI | Entrada | Interrupción no enmascarada del procesador |
| 09 | R/-W | Salida | Nivel alto durante el ciclo de lectura, bajo para el de escritura |
| 10 | PHI2 | Salida | Reloj de fase 2. Reloj de sistema (0.98524861MHz para PAL, 1.02272714MHz para NTSC) |
| 11 | DOT CLK | Salida | 7.881984 MHz para sistemas PAL; 8.181816 MHz para sistemas NTSC |
| 12 | A15 | Salida | Línea 15 del bus de direcciones |
| 13 | -I/O1 | Salida | Cuando la señal es baja el contenido del bus de direcciones está dentro de $DE00-$DEFF |
| 14 | A14 | Salida | Línea 14 del bus de direcciones |
| 15 | -GAME | Entrada | Usado para la reconfiguración de la memoria |
| 16 | A13 | Salida | Línea 13 del bus de direcciones |
| 17 | -EXROM | Entrada | Similar a -GAME. Cuando la señal esté baja, la RAM interna del rango $8000-$9FFF se apagará y -ROML será puesto en bajo si una de estas direcciones es accedida. |
| 18 | A12 | Salida | Línea 12 del bus de direcciones |
| 19 | -I/O2 | Salida | Cuando la señal es baja el contenido del bus de direcciones está dentro de $DF00-$DFFF |
| 20 | A11 | Salida | Línea 11 del bus de direcciones |
| 21 | -ROML | Salida | Esta línea baja durante el acceso al espacio de direccionamiento comprendido por $8000-$9FFF y -EXROM |
| 22 | A10 | Salida | Línea 10 del bus de direcciones |
| 23 | BA | Salida | Bus disponible. Señal desde el controlador de video, que indica si el bus está disponible durante la fase alta de PHI2. BA = 0 significa que el VIC necesita el bus durante ambas fases de PHI2 y no lo puede usar ninguna otra unidad. |
| 24 | A9 | Salida | Línea 9 del bus de direcciones |
| 25 | -DMA | Entrada | Acceso directo a memoria. Si -DMA=bajo se solicitará a la CPU que deje el bus libre. Este parará después del próximo ciclo de lectura y todo el bus quedará en estado de alta impedancia. Así, otras unidades podrán usar el hardware. Con -DMA en alto la CPU continúa su trabajo. |
| 26 | A8 | Salida | Línea 8 del bus de direcciones |
| 27 | D7 | Entrada/Salida | Línea 7 del bus de datos |
| 28 | A7 | Salida | Línea 7 del bus de direcciones |
| 29 | D6 | Entrada/Salida | Línea 6 del bus de datos |
| 30 | A6 | Salida | Línea 6 del bus de direcciones |
| 31 | D5 | Entrada/Salida | Línea 5 del bus de datos |
| 32 | A5 | Salida | Línea 5 del bus de direcciones |
| 33 | D4 | Entrada/Salida | Línea 4 del bus de datos |
| 34 | A4 | Salida | Línea 4 del bus de direcciones |
| 35 | D3 | Entrada/Salida | Línea 3 del bus de datos |
| 36 | A3 | Salida | Línea 3 del bus de direcciones |
| 37 | D2 | Entrada/Salida | Línea 2 del bus de datos |
| 38 | A2 | Salida | Línea 2 del bus de direcciones |
| 39 | D1 | Entrada/Salida | Línea 1 del bus de datos |
| 40 | A1 | Salida | Línea 1 del bus de direcciones |
| 41 | D0 | Entrada/Salida | Línea 0 del bus de datos |
| 42 | A0 | Salida | Línea 0 del bus de direcciones |
| 43 | GND | Alimentación | |
| 44 | GND | Alimentación |
| 01: GND Alimentación |
| 02: GND Alimentación |
| 03: 5v DC Alimentación Máximo 450mA |
| 04: -ROMH Salida Dependiendo del estado de -GAME y -EXROM esta línea baja durante el acceso al espacio de direccionamiento comprendido por $A000-$BFFF respectivamente $E000-$FFFF. |
| 05: 5v DC Alimentación Máximo 450mA |
| 06: -RESET Entrada Si esta línea es llevada a un nivel bajo, todos los integrados serán reinicializados. El contador de programa de la CPU será cargado con el vector de reset $FFFC y $FFFD (normalmente $FCE2). |
| 07: -IRQ Entrada Señal de interrupción del procesador |
| 08: -NMI Entrada Interrupción no enmascarada del procesador |
| 09: R/-W Salida Nivel alto durante el ciclo de lectura, bajo para el de escritura |
| 10: PHI2 Salida Reloj de fase 2. Reloj de sistema (0.98524861MHz para PAL, 1.02272714MHz para NTSC) |
| 11: DOT CLK Salida 7.881984 MHz para sistemas PAL; 8.181816 MHz para sistemas NTSC |
| 12: A15 Salida Línea 15 del bus de direcciones |
| 13: -I/O1 Salida Cuando la señal es baja el contenido del bus de direcciones está dentro de $DE00-$DEFF |
| 14: A14 Salida Línea 14 del bus de direcciones |
| 15: -GAME Entrada Usado para la reconfiguración de la memoria |
| 16: A13 Salida Línea 13 del bus de direcciones |
| 17: -EXROM Entrada Similar a -GAME. Cuando la señal esté baja, la RAM interna del rango $8000-$9FFF se apagará y -ROML será puesto en bajo si una de estas direcciones es accedida. |
| 18: A12 Salida Línea 12 del bus de direcciones |
| 19: -I/O2 Salida Cuando la señal es baja el contenido del bus de direcciones está dentro de $DF00-$DFFF |
| 20: A11 Salida Línea 11 del bus de direcciones |
| 21: -ROML Salida Esta línea baja durante el acceso al espacio de direccionamiento comprendido por $8000-$9FFF y -EXROM |
| 22: A10 Salida Línea 10 del bus de direcciones |
| 23: BA Salida Bus disponible. Señal desde el controlador de video, que indica si el bus está disponible durante la fase alta de PHI2. BA = 0 significa que el VIC necesita el bus durante ambas fases de PHI2 y no lo puede usar ninguna otra unidad. |
| 24: A9 Salida Línea 9 del bus de direcciones |
| 25: -DMA Entrada Acceso directo a memoria. Si -DMA=bajo se solicitará a la CPU que deje el bus libre. Este parará después del próximo ciclo de lectura y todo el bus quedará en estado de alta impedancia. Así, otras unidades podrán usar el hardware. Con -DMA en alto la CPU continúa su trabajo. |
| 26: A8 Salida Línea 8 del bus de direcciones |
| 27: D7 Entrada/Salida Línea 7 del bus de datos |
| 28: A7 Salida Línea 7 del bus de direcciones |
| 29: D6 Entrada/Salida Línea 6 del bus de datos |
| 30: A6 Salida Línea 6 del bus de direcciones |
| 31: D5 Entrada/Salida Línea 5 del bus de datos |
| 32: A5 Salida Línea 5 del bus de direcciones |
| 33: D4 Entrada/Salida Línea 4 del bus de datos |
| 34: A4 Salida Línea 4 del bus de direcciones |
| 35: D3 Entrada/Salida Línea 3 del bus de datos |
| 36: A3 Salida Línea 3 del bus de direcciones |
| 37: D2 Entrada/Salida Línea 2 del bus de datos |
| 38: A2 Salida Línea 2 del bus de direcciones |
| 39: D1 Entrada/Salida Línea 1 del bus de datos |
| 40: A1 Salida Línea 1 del bus de direcciones |
| 41: D0 Entrada/Salida Línea 0 del bus de datos |
| 42: A0 Salida Línea 0 del bus de direcciones |
| 43: GND Alimentación |
| 44: GND Alimentación |