Pasante - EDGE 50 (Shrink)
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Pin | Señal | Tipo | Descripción |
01 | GND | Alimentación | |
02 | GND | Alimentación | |
03 | +5 VDC | Alimentación | |
04 | C1L | No definido | C1 Bajo |
05 | +5 VDC | Alimentación | |
06 | -RESET | Entrada/Salida | |
07 | -IRQ | Entrada | Interrupción |
08 | -RAS | Salida | Refresco DRAM |
09 | R/-W | Salida | Leer o escribir |
10 | PHI0 | Salida | Reloj de fase 0. Reloj de sistema |
11 | C1H | No definido | C1 Alto |
12 | A15 | Salida | Dirección 15 |
13 | C2L | No definido | C2 Bajo |
14 | A14 | Salida | Dirección 14 |
15 | C2H | No definido | C2 Alto |
16 | A13 | Salida | Dirección 13 |
17 | -CS1 | Salida | Chip Select ($C000 a $FFFF) |
18 | A12 | Salida | Dirección 12 |
19 | -CS0 | Salida | Chip Select (&8000 a $BFFF) |
20 | A11 | Salida | Dirección 11 |
21 | -CAS | Salida | Refresco DRAM |
22 | A10 | Salida | Dirección 10 |
23 | MUX | Salida | Multiplexor DRAM |
24 | A9 | Salida | Dirección 9 |
25 | BA | No definido | |
26 | A8 | Salida | Dirección 8 |
27 | D7 | Entrada/Salida | Datos 7 |
28 | A7 | Salida | Dirección 7 |
29 | D6 | Entrada/Salida | Datos 6 |
30 | A6 | Salida | Dirección 6 |
31 | D5 | Entrada/Salida | Datos 5 |
32 | A5 | Salida | Dirección 5 |
33 | D4 | Entrada/Salida | Datos 4 |
34 | A4 | Salida | Dirección 4 |
35 | D3 | Entrada/Salida | Datos 3 |
36 | A3 | Salida | Dirección 3 |
37 | D2 | Entrada/Salida | Datos 2 |
38 | A2 | Salida | Dirección 2 |
39 | D1 | Entrada/Salida | Datos 1 |
40 | A1 | Salida | Dirección 1 |
41 | D0 | Entrada | Datos 0 |
42 | A0 | Salida | Dirección 0 |
43 | AEC | No definido | |
44 | NC | No definido | |
45 | AUDIO IN | Entrada | Entrada de audio |
46 | NC | No definido | |
47 | PHI2 | Salida | Reloj de fase 2. Reloj de sistema |
48 | NC | No definido | |
49 | GND | Alimentación | |
50 | GND | Alimentación |
01: GND Alimentación |
02: GND Alimentación |
03: +5 VDC Alimentación |
04: C1L No definido C1 Bajo |
05: +5 VDC Alimentación |
06: -RESET Entrada/Salida |
07: -IRQ Entrada Interrupción |
08: -RAS Salida Refresco DRAM |
09: R/-W Salida Leer o escribir |
10: PHI0 Salida Reloj de fase 0. Reloj de sistema |
11: C1H No definido C1 Alto |
12: A15 Salida Dirección 15 |
13: C2L No definido C2 Bajo |
14: A14 Salida Dirección 14 |
15: C2H No definido C2 Alto |
16: A13 Salida Dirección 13 |
17: -CS1 Salida Chip Select ($C000 a $FFFF) |
18: A12 Salida Dirección 12 |
19: -CS0 Salida Chip Select (&8000 a $BFFF) |
20: A11 Salida Dirección 11 |
21: -CAS Salida Refresco DRAM |
22: A10 Salida Dirección 10 |
23: MUX Salida Multiplexor DRAM |
24: A9 Salida Dirección 9 |
25: BA No definido |
26: A8 Salida Dirección 8 |
27: D7 Entrada/Salida Datos 7 |
28: A7 Salida Dirección 7 |
29: D6 Entrada/Salida Datos 6 |
30: A6 Salida Dirección 6 |
31: D5 Entrada/Salida Datos 5 |
32: A5 Salida Dirección 5 |
33: D4 Entrada/Salida Datos 4 |
34: A4 Salida Dirección 4 |
35: D3 Entrada/Salida Datos 3 |
36: A3 Salida Dirección 3 |
37: D2 Entrada/Salida Datos 2 |
38: A2 Salida Dirección 2 |
39: D1 Entrada/Salida Datos 1 |
40: A1 Salida Dirección 1 |
41: D0 Entrada Datos 0 |
42: A0 Salida Dirección 0 |
43: AEC No definido |
44: NC No definido |
45: AUDIO IN Entrada Entrada de audio |
46: NC No definido |
47: PHI2 Salida Reloj de fase 2. Reloj de sistema |
48: NC No definido |
49: GND Alimentación |
50: GND Alimentación |